Le 02/12/2016 par Yann :
Bonjour, j'ai le plaisir de vous inviter à participer à la seconde journée scientifique 2016 du groupe OSI (optimisation pour les systèmes intégrés) du GDR RO. Elle se tiendra à Valence (Drôme) le jeudi 8 décembre 2016, sur le site de l'école Grenoble-INP/ESISAR. Pour plus d'informations sur l'activité du groupe, vous pouvez visiter sa page: http://www.lirmm.fr/gt-osi A noter qu'il reste de la place pour des présentations: cf fin de mail pour proposer une présentation (les frais de transports sont pris en charge). L'inscription est obligatoire; cf fin de mail pour les détails logistiques de la journée. ===== Présentations confirmées: Nadia Brauner (G-SCOP, UGA): De la cellule logique à la cellule physique (niveau transistor) Nous présenterons comment passer du schéma d'une fonction logique au dessin de la cellule physique au niveau transistor. Après une rappel sur les schémas logiques et le fonctionnement d'une puce au niveau transistors, nous présenterons quelques modélisations et outils d'optimisation que nous avons utilisés pour traiter ce problème. --- Vincent Béroulle (avec Arash Nejat et David Hély: LCIS, Grenoble-INP): How Logic Masking Can be Used (and Optimized) for Hardware Trojan Detection. Hardware Trojan (HT), Integrated Circuit (IC) piracy, and overproduction are three important threats which may happen in untrusted semiconductor foundries. Design changes against HTs are necessary in order to facilitate the HT detection. Logic masking has been proposed against IC piracy and overproduction. In this presentation, we will explain how logic masking can be used and optimized for the HT detection. --- Benoît Da Mota (LERIA, Université d'Angers): Portabilité des performances : résultats et perspectives. Le développement d'applications pour les nouvelles architectures matérielles nécessite une connaissance approfondie du matériel. Dans cet exposé nous présenterons les solutions proposées et les résultats obtenus pendant le projet européen MACH qui visait à apporter des solutions pour rendre les codes de calcul numérique performants et portables. Nous montrerons ensuite pourquoi des domaines tels que l'optimisation pourraient tirer parti de développements spécifiques (DSL et compilateurs) afin de viser des architectures matérielles adaptées (ex. FPGA). Enfin, nous discuterons des solutions que nous envisageons et des nouveaux problèmes d'optimisation que cela soulève. --- En complément des présentations, une visite de la plateforme Esynov est prévue (www.esynov.fr) La journée commencera à 9h30 et finira à 15h00. Un service navette depuis Valence-TGV est prévu: départ à 9h de Valence-TGV, retour à 15h30 à Valence-TGV. Le programme complet et la salle seront adressés aux participants dès que le programme sera finalisé. L'inscription est gratuite, mais obligatoire pour des raisons logistiques: pauses café et repas sont offerts. Merci de confirmer votre participation par retour de mail avant le lundi 5 décembre, minuit. Si vous souhaitez emprunter la navette depuis/vers Valence-TGV, merci de l'indiquer, en précisant vos numéros de train et heures en gare de Valence-TGV. ======== Si vous souhaitez proposer une présentation: NOM prénom: Affiliation: Titre: Résumé: ======== Au plaisir de vous voir à Valence le jeudi 8 décembre!
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Yann Kieffer
Maître de Conférences ESISAR/LCIS/Grenoble-INP
yann.kieffer@lcis.grenoble-inp.fr
tél: 04.75.75.94.56
